三星在7nm节点上的工艺进展似乎并不是很顺利，可能也是因为他们直接选择用EUV工艺来研发7nm节点的原因。不过随着首款使用自家7nm EUV工艺的Exynos 9825处理器的量产，三星也成功将自己的工艺往前推进了一大步，然后就是时候展望未来的工艺了。

到3nm节点切换使用GAA工艺前，三星一共规划了6nm、5nm和4nm三个现有7nm工艺的优化版本，其中6nm是新增的。

2018年三星半导体路线图

如无特别说明，下文图片均来自于WikiChip

2019年三星半导体路线图

6LPP

三星的工艺进化比其他两家都要缓一些，可以看到在路线图上面，14nm之后的每一个节点都有许多优化版本，并且每个优化版本基本上只有一到两个主要改进目标。由此，三星原本在7LPP节点后设计了5LPE、4LPE和4LPP节点，不过今年的路线图中在7LPP和5LPE之间插入了一个6LPP作为一个过渡版本。

图片来自于SemiWiki

从路线图上可以看到，相对于7LPP，6LPP的改进点主要在于密度，通过从DDB切换到SDB上，将实现18%的密度提升。相比起SDB，DDB在边缘需要额外的宽度。

图片来自于SemiWiki

而目前三星的7nm EUV也就是7LPP工艺的密度还比不上台积电的7nm DUV，三星肯定会想办法缩小这个差距，所以6LPP就应运而生了。有趣的是，台积电之前也宣布他们会有一个6nm的工艺作为过渡到5nm前的节点，并且也是基于目前的7nm EUV工艺进行优化的版本。

5LPE

相比起6LPE，5LPE的技术优化点就更多了，简单地说就是在增加晶体管密度的同时提升性能。它将会使用更多的EUV掩膜，不过根据之前的数字，工艺密度差台积电的N5节点就有点多了。

图片来自于SemiWiki

不过三星在5LPE上将会提供不同的库供厂商选择，6T库提高密度，而7.5T库则是追求性能，前者可以提供0.7倍的密度提升，而后者可以提供11%的性能增强。

4LPE

路线图的另一个改动就是删除了4LPP工艺，仅保留4LPE工艺作为7nm节点的最终进化版本。它将在5LPE的基础上缩小各项指标的大小从而进一步提升晶体管密度，不过三星没有提供关于这项工艺更进一步的信息。

总结

这是WikiChip对于三星未来工艺晶体管密度的推测，三星在晶体管密度上面表现得没有像其他两家那么激进，而基于7LPP规划这么多过渡工艺使得三星可以小步快走进行工艺的升级，至少在成本上面，三星这边可以控制的比另外两家要好上一些。

根据目前的消息，NVIDIA的下一代图形核心——Ampere将指定三星作为代工厂，而传言中NVIDIA将在明年初就发布新一代基于Ampere的核心，所以到时候就可以看到三星的7nm EUV工艺在大核心上面的具体表现究竟如何了。

而在4LPE之后，三星的下一个节点就是使用GAA技术的3nm工艺了，不过它离我们还很遥远，在近三年中，半导体工业的主流趋势就是EUV工艺代替DUV，通过对生产工艺的深度挖掘来提升晶体管密度。摩尔定律已经很难再通过传统工艺进步的手段来维持了。

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